Navigacija

13E114VLSI - Računarski VLSI sistemi

Specifikacija predmeta
Naziv Računarski VLSI sistemi
Akronim 13E114VLSI
Studijski program Elektrotehnika i računarstvo
Modul modul Računarska tehnika i informatika
Tip studija osnovne akademske studije
Nastavnik (predavač)
Nastavnik/saradnik (vežbe)
Nastavnik/saradnik (DON)
Broj ESPB 6.0 Status predmeta izborni
Uslovljnost drugim predmetima Nema.
Ciljevi izučavanja predmeta Upoznati studente sa jezicima za opis hardvera (VHDL, Verilog, SystemVerilog, MaxJ). Upoznati studente sa procesom razvoja računarskih sistema za VLSI. Osposobiti studente da samostalno dizajniraju, verifikuju i sintetizuju računarske sisteme. Upoznati studente sa FPGA tehnologijom. Upoznati studente sa FPGA baziranim superračunarima sa protočnom obradom podataka.
Ishodi učenja (stečena znanja) Studenti će ovladati osnovnim konstrukcijama VHDL-a i Verilog-a, i biti osposobljeni da ih koriste. Studenti će ovladati UVM i osnovnim konstrukcijama jezika SystemVerilog. Studenti će biti osposobljeni da generišu konfiguraciju i konfigurišu FPGA. Studenti će biti osposobljeni za programiranje FPGA baziranih superračunara za protočnu obradu podataka.
Sadržaj predmeta
Sadržaj teorijske nastave Proces projektovanja računarskih sistema. Osnovne konstrukcije jezika VHDL i Verilog za opis hardvera na nivou modelovanja ponašanja, modelovanja toka podataka i strukturnog modelovanja. Uvod u UVM, osnovne komponente i odnosi između komponenata. Osnovne konstrukcije SystemVerilog-a. Model FPGA baziranog superračunara za protočnu obradu podataka i osnovne MaxJ konstrukcije.
Sadržaj praktične nastave Rešavanje praktičnih zadataka (VHDL, Verilog, MaxJ). Upotreba CAD alata. Primeri dizajna resursa procesora i interkonekcija. Dizajn, simulacija i sinteza funkcionalnog procesora u FPGA tehnologiji.
Literatura
  1. Milutinovic V., SURVIVING THE DESIGN OF a 200MHz MICROPROCESSOR, IEEE Computer Society Press, USA (best seller);
  2. Mencer O, Dataflow Programming with MaxCompiler, Maxeler Technologies;
  3. Ashenden P., The Designer's Guide to VHDL, 3rd Edition, Morgan Kaufmann;
  4. Coffman K., Real World FPGA Design with VERILOG, Prentice-Hall;
Broj časova aktivne nastave nedeljno tokom semestra/trimestra/godine
Predavanja Vežbe DON Studijski i istraživački rad Ostali časovi
2 2 1
Metode izvođenja nastave predavanja, auditorne vežbe, laboratorijske vežbe
Ocena znanja (maksimalni broj poena 100)
Predispitne obaveze Poena Završni ispit Poena
Aktivnosti u toku predavanja 0 Pismeni ispit 40
Praktična nastava 60 Usmeni ispit 0
Projekti
Kolokvijumi 0
Seminari 0