13M044VHD - Verifikacija hardvera u digitalnim integrisanim sistemima 2

Specifikacija predmeta
Naziv		Verifikacija hardvera u digitalnim integrisanim sistemima 2
Akronim		13M044VHD
Studijski program		Elektrotehnika i računarstvo
Modul		modul Audio i video tehnologije, modul Biomedicinski i ekološki inženjering, modul Elektroenergetski sistemi Smer - Mreže i sistemi, modul Elektroenergetski sistemi Smer - Obnovljivi izvori energije, modul Elektroenergetski sistemi Smer - Postrojenja i oprema, modul Elektronika i digitalni sistemi, modul Energetska efikasnost, modul Informaciono komunikacione tehnologije, modul Mikrotalasna tehnika, modul Nanoelektronika i fotonika, modul Primenjena matematika, modul Računarska tehnika i informatika, modul Signali i sistemi, modul Softversko inženjerstvo
Tip studija		master akademske studije
Nastavnik (predavač)		doc. dr Jelena Popović Božović
Nastavnik/saradnik (vežbe)		doc. dr Jelena Popović Božović
Nastavnik/saradnik (DON)		doc. dr Vladimir Petrović doc. dr Jelena Popović Božović
Broj ESPB		6.0	Status predmeta	izborni
Uslovljnost drugim predmetima		Projektovanje VLSI sistema
Ciljevi izučavanja predmeta		Upoznavanje sa naprednim postupcima verifikacije hardvera u digitalnim integrisanim sistemima na nivou blokova i na sistemskom nivou. Osposobljavanje za rad sa naprednim metodologijama, jezicima i alatima za verifikaciju hardvera.
Ishodi učenja (stečena znanja)		Studenti će savladati postupak funkcionalne verifikacije hardverskih modula korišćenjem naprednih tehnika verifikacije.
Sadržaj predmeta
Sadržaj teorijske nastave		Napredne tehnike verifikacije digitalnih integrisanih sistema, ciljevi. Funkcionalna i formalna verifikacija. Jezici za verifikaciju hardvera, System Verilog vs. e jezik, SystemC. Direktno zadavanje testova i slučajno zadavanje sa ograničenjima. UVM (Universal Verification Methodology) registarski model. Kreiranje test plana i verifikacionog okruženja. Zadavanje ograničenja, analiza pokrivenosti.
Sadržaj praktične nastave		Projektovanje verifikacionog okruženja za funkcionalnu verifikaciju jednog hardverskog modula korišćenjem UVM metodologije na nivou registarskog modela.
Literatura
Andreas Meyer, Principles of Functional Verification, Newnes, 2003. Chris Spear, G. Tumbush, SystemVerilog for Verifcation - A Guide to Learning the Testbench Language Features, 2012. Universal Verifcation Methodology (UVM) 1.1 User's Guide, Accelera, Maj 2011.
Broj časova aktivne nastave nedeljno tokom semestra/trimestra/godine
Predavanja	Vežbe	DON	Studijski i istraživački rad	Ostali časovi
2	1	2
Metode izvođenja nastave		Predavanja - Power Point prezentacije. Praktična nastava se izvodi kroz samostalan rad u laboratoriji na izradi zadatog projekta.
Ocena znanja (maksimalni broj poena 100)
Predispitne obaveze		Poena	Završni ispit	Poena
Aktivnosti u toku predavanja		0	Pismeni ispit	30
Praktična nastava		20	Usmeni ispit	0
Projekti		50
Kolokvijumi		0
Seminari		0