Навигација

13М044ВХД - Верификација хардвера у дигиталним интегрисаним системима 2

Спецификација предмета
НазивВерификација хардвера у дигиталним интегрисаним системима 2
Акроним13М044ВХД
Студијски програмЕлектротехника и рачунарство
Модулмодул Аудио и видео технологије, модул Биомедицински и еколошки инжењеринг, модул Електроенергетски системи Смер - Мреже и системи, модул Електроенергетски системи Смер - Обновљиви извори енергије, модул Електроенергетски системи Смер - Постројења и опрема, модул Електроника и дигитални системи, модул Енергетска ефикасност, модул Информационо комуникационе технологије, модул Микроталасна техника, модул Наноелектроника и фотоника, модул Примењена математика, модул Рачунарска техника и информатика, модул Сигнали и системи, модул Софтверско инжењерство
Тип студијамастер академске студије
Наставник (предавач)
Наставник/сарадник (вежбе)
Наставник/сарадник (ДОН)
Број ЕСПБ6.0Статус предметаизборни
Условљност другим предметимаПројектовање ВЛСИ система
Циљеви изучавања предметаУпознавање са напредним поступцима верификације хардвера у дигиталним интегрисаним системима на нивоу блокова и на системском нивоу. Оспособљавање за рад са напредним методологијама, језицима и алатима за верификацију хардвера.
Исходи учења (стечена знања)Студенти ће савладати поступак функционалне верификације хардверских модула коришћењем напредних техника верификације.
Садржај предмета
Садржај теоријске наставеНапредне технике верификације дигиталних интегрисаних система, циљеви. Функционална и формална верификација. Језици за верификацију хардвера, System Verilog vs. e језик, SystemC. Директно задавање тестова и случајно задавање са ограничењима. UVM (Universal Verification Methodology) регистарски модел. Креирање тест плана и верификационог окружења. Задавање ограничења, анализа покривености.
Садржај практичне наставеПројектовање верификационог окружења за функционалну верификацију једног хардверског модула коришћењем UVM методологије на нивоу регистарског модела.
Литература
  1. Andreas Meyer, Principles of Functional Verification, Newnes, 2003.
  2. Chris Spear, G. Tumbush, SystemVerilog for Verifcation - A Guide to Learning the Testbench Language Features, 2012.
  3. Universal Verifcation Methodology (UVM) 1.1 User's Guide, Accelera, Maj 2011.
Број часова активне наставе недељно током семестра/триместра/године
ПредавањаВежбеДОНСтудијски и истраживачки радОстали часови
212
Методе извођења наставеПредавања - Power Point презентацијe. Практична настава се изводи кроз самосталан рад у лабораторији на изради задатог пројекта.
Оцена знања (максимални број поена 100)
Предиспитне обавезеПоенаЗавршни испитПоена
Активности у току предавања0Писмени испит30
Практична настава20Усмени испит0
Пројекти50
Колоквијуми0
Семинари0