13E044VHD - Verifikacija hardvera u digitalnim integrisanim sistemima

Specifikacija predmeta
Naziv		Verifikacija hardvera u digitalnim integrisanim sistemima
Akronim		13E044VHD
Studijski program		Elektrotehnika i računarstvo
Modul		modul Elektronika i digitalni sistemi
Tip studija		osnovne akademske studije
Nastavnik (predavač)		doc. dr Jelena Popović Božović
Nastavnik/saradnik (vežbe)		doc. dr Jelena Popović Božović
Nastavnik/saradnik (DON)		doc. dr Vladimir Petrović doc. dr Jelena Popović Božović
Broj ESPB		6.0	Status predmeta	izborni
Uslovljnost drugim predmetima		Projektovanje VLSI sistema
Ciljevi izučavanja predmeta		Upoznavanje sa postupcima verifikacije hardvera u digitalnim integrisanim sistemima na nivou blokova i na sistemskom nivou. Upoznavanje sa metodologijama, jezicima i alatima za verifikaciju hardvera. Korišćenje univerzalne verifikacione metodologije i System Verilog jezika.
Ishodi učenja (stečena znanja)		Studenti će savladati postupak funkcionalne verifikacije hardverskih modula korišćenjem UVM metodologije i System Verilog jezika.
Sadržaj predmeta
Link ka stranici predmeta		http://tnt.etf.bg.ac.rs/~oe4vhd/index.php
Link ka predavanjima		https://teams.microsoft.com/l/team/19%3AbrtPWn0CrNaG0Hl5SxOdBybYvQDTF1LBSC8rLuI-BVI1%40thread.tacv2/conversations?groupId=c79e0d93-2d2e-401d-a881-5d52c0498101&tenantId=1774ef2e-9c62-478a-8d3a-fd2a495547ba
Sadržaj teorijske nastave		Verifikacija kao korak u projektovanju digitalnih integrisanih sistema, značaj, ciljevi. Vrste funkcionalne verifikacije, formalna verifikacija. Jezici za verifikaciju. Pregled metodologija verifikacije, direktno zadavanje testova i slučajno zadavanje sa ograničenjima. UVM, UVC, verifikaciono okruženje. Top testbench, test. Kreiranje test plana, zadavanje ograničenja, analiza pokrivenosti.
Sadržaj praktične nastave		Projektovanje verifikacionog okruženja za funkcionalnu verifikaciju jednog hardverskog modula korišćenjem UVM metodologije i System Verilog jezika.
Literatura
Andreas Meyer, Principles of Functional Verification, Newnes, 2003. Chris Spear, G. Tumbush, SystemVerilog for Verifcation - A Guide to Learning the Testbench Language Features, 2012. Universal Verifcation Methodology (UVM) 1.1 User's Guide, Accelera, Maj 2011.
Broj časova aktivne nastave nedeljno tokom semestra/trimestra/godine
Predavanja	Vežbe	DON	Studijski i istraživački rad	Ostali časovi
2	1	2
Metode izvođenja nastave		Predavanja - Power Point prezentacije. Praktična nastava se izvodi kroz samostalan rad u laboratoriji na izradi zadatog projekta.
Ocena znanja (maksimalni broj poena 100)
Predispitne obaveze		Poena	Završni ispit	Poena
Aktivnosti u toku predavanja		0	Pismeni ispit	30
Praktična nastava		20	Usmeni ispit	0
Projekti		50
Kolokvijumi		0
Seminari		0