13Е044ВХД - Верификација хардвера у дигиталним интегрисаним системима

Спецификација предмета
Назив		Верификација хардвера у дигиталним интегрисаним системима
Акроним		13Е044ВХД
Студијски програм		Електротехника и рачунарство
Модул		модул Електроника и дигитални системи
Тип студија		основне академске студије
Наставник (предавач)		доц. др Јелена Поповић Божовић
Наставник/сарадник (вежбе)		доц. др Јелена Поповић Божовић
Наставник/сарадник (ДОН)		доц. др Владимир Петровић доц. др Јелена Поповић Божовић
Број ЕСПБ		6.0	Статус предмета	изборни
Условљност другим предметима		Пројектовање ВЛСИ система
Циљеви изучавања предмета		Упознавање са поступцима верификације хардвера у дигиталним интегрисаним системима на нивоу блокова и на системском нивоу. Упознавање са методологијама, језицима и алатима за верификацију хардвера. Коришћење универзалне верификационе методологије и System Verilog језиka.
Исходи учења (стечена знања)		Студенти ће савладати поступак функционалне верификације хардверских модула коришћењем UVM методологије и System Verilog језика.
Садржај предмета
Линк ка страници предмета		http://tnt.etf.bg.ac.rs/~oe4vhd/index.php
Линк ка предавањима		https://teams.microsoft.com/l/team/19%3AbrtPWn0CrNaG0Hl5SxOdBybYvQDTF1LBSC8rLuI-BVI1%40thread.tacv2/conversations?groupId=c79e0d93-2d2e-401d-a881-5d52c0498101&tenantId=1774ef2e-9c62-478a-8d3a-fd2a495547ba
Садржај теоријске наставе		Верификација као корак у пројектовању дигиталних интегрисаних система, значај, циљеви. Врсте функционалне верификације, формална верификација. Језици за верификацију. Преглед методологија верификације, директно задавање тестова и случајно задавање са ограничењима. UVM, UVC, верификационо окружење. Top testbench, тест. Креирање тест плана, задавање ограничења, анализа покривености.
Садржај практичне наставе		Пројектовање верификационог окружења за функционалну верификацију једног хардверског модула коришћењем UVM методологије и System Verilog језика.
Литература
Andreas Meyer, Principles of Functional Verification, Newnes, 2003. Chris Spear, G. Tumbush, SystemVerilog for Verifcation - A Guide to Learning the Testbench Language Features, 2012. Universal Verifcation Methodology (UVM) 1.1 User's Guide, Accelera, Maj 2011.
Број часова активне наставе недељно током семестра/триместра/године
Предавања	Вежбе	ДОН	Студијски и истраживачки рад	Остали часови
2	1	2
Методе извођења наставе		Предавања - Power Point презентацијe. Практична настава се изводи кроз самосталан рад у лабораторији на изради задатог пројекта.
Оцена знања (максимални број поена 100)
Предиспитне обавезе		Поена	Завршни испит	Поена
Активности у току предавања		0	Писмени испит	30
Практична настава		20	Усмени испит	0
Пројекти		50
Колоквијуми		0
Семинари		0